エレファンテック、半導体パッケージ基板の配線微細化を実現する新製法DS-SAP™を開発 Dual Seedによってシード薄膜化を実現し、AI向け半導体の計算能力向上に貢献

エレファンテック株式会社（本社：東京都中央区、代表取締役社長：清水 信哉）は、半導体パッケージ基板の新製法であるDS-SAP™を開発しました。配線シードとビアシードを別で形成することで、これまでより配線シードを薄くすることで微細化に貢献すると同時に、ビアの高アスペクト化にも貢献します。より高密度な半導体パッケージングを可能にすることで、AI向け半導体の計算能力向上に貢献します。

AI向け計算能力拡大の要求に対し、半導体パッケージングが計算能力拡大の大きなドライバーとなっています。その中で重要なコンポーネントの一つが半導体パッケージ基板であり、GPU/CPUの計算能力拡大に伴って、これまでより微細・高密度な配線形成が必要とされています。本技術は、これまで半導体パッケージ基板のビルドアップ層製造に使われてきたSemi Additive Process（SAP）を改良することで、さらなる配線の微細化を可能にするものです。

SAP法では、積層・穴あけ後、無電解銅めっき等で銅シード形成を行い、パターンめっきした後、最後にシード層を除去することでパターニングを行います。このシード層除去工程の際、副作用として配線パターンも同時に削れてしまうため、シード層が厚ければ厚いほど配線パターンへのダメージが大きく、微細化が困難になります。一方で、SAPでは表面とビア内の両方に同時にシードを形成する必要があり、シード層を薄く形成しようとすると、表面は良くとも、ビア内、特にビア奥でシード形成が不十分になってしまい不良となってしまうという課題がありました。

これは、「シードが析出しやすいが薄くしたい表面」「シードが析出しづらいが確実につけたいビア内」に同時にシード形成を行う限り、逃れることができないトレードオフと考えられてきました。

当社が開発したデュアルシードセミアディティブプロセス（DS-SAP™）は、表面シード形成とビア内シード形成を分けて行うことで、このトレードオフから解放され、飛躍的な改善を実現しました。DS-SAP™では、まず表面に無電解銅めっきやPVDなどで可能な限り薄膜のシード形成を行います。この時点ではビア内はシードが不十分な状態ですが、ビア内にCuナノ粒子インクを塗布することで、シード形成を行います。
当社はこの技術を、ビア内に均一な膜を形成することができるCuナノ粒子インク技術と、狙ったところにだけ塗布できるインクジェット技術によって実現しました。

ここにDS-SAP™を適用せずにそのまま電気めっきを行ったものと、DS-SAP™を適用し、銅ナノ粒子インクを印刷してから電気めっきを行ったものが以下の通りです。DS-SAP™を適用したものは、途切れずに電気めっきが成長していることが見て取れます。

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